Name: Sva: The Power of Assertions in Systemverilog (en Inglés)
SKU: 56851679
Price: 2359.76 MXN
Availability: InStock
Author: Cerny, Eduard ; Dudani, Surrendra ; Havlicek, John
ISBN: 9783319331096

portada Sva: The Power of Assertions in Systemverilog (en Inglés)

Sva: The Power of Assertions in Systemverilog (en Inglés)

Formato

Libro Físico

Autor

Editorial

Idioma

Inglés

N° páginas

590

Encuadernación

Tapa Blanda

Dimensiones

23.4x15.6x3.1 cm

Peso

0.84 kg.

ISBN13

9783319331096

N° edición

0002

Categorías

Electrónica: circuitos y componentes
Ordenadores centrales («mainframes») y miniordenadores
Arquitectura y diseño lógico de ordenadores

Sva: The Power of Assertions in Systemverilog (en Inglés)

Eduard Cerny (Autor) · Surrendra Dudani (Autor) · John Havlicek (Autor) · Springer · Tapa Blanda

Libro Nuevo Importado

Envío: 13 a 18 días háb.

$ 3,932.94$ 2,359.76

-40%

Costos de importación incluídos en el precio ✅

Libro Nuevo

Quedan más de 100 unidades

$ 2,359.76

¡Envío Gratis! Llega entre el 18 Sep y el 28 Sep a CUAUHTÉMOC, Ciudad de México. Seleccionar ubicación

Agregar a lista de deseos

Reseña del libro "Sva: The Power of Assertions in Systemverilog (en Inglés)"

This book is a comprehensive guide to assertion-based verification of hardware designs using System Verilog Assertions (SVA). It enables readers to minimize the cost of verification by using assertion-based techniques in simulation testing, coverage collection and formal analysis. The book provides detailed descriptions of all the language features of SVA, accompanied by step-by-step examples of how to employ them to construct powerful and reusable sets of properties. The book also shows how SVA fits into the broader System Verilog language, demonstrating the ways that assertions can interact with other System Verilog components. The reader new to hardware verification will benefit from general material describing the nature of design models and behaviors, how they are exercised, and the different roles that assertions play. This second edition covers the features introduced by the recent IEEE 1800-2012.System Verilog standard, explaining in detail the new and enhanced assertion constructs. The book makes SVA usable and accessible for hardware designers, verification engineers, formal verification specialists and EDA tool developers. With numerous exercises, ranging in depth and difficulty, the book is also suitable as a text for students.