Name: Ocena wydajności architektury 3D SRAM z wykorzystaniem wspólosiowych TSV (en Polaco)
SKU: 66254927
Price: 900.94 MXN
Availability: InStock
Author: Prasath, R. Arun; Divya, S. L.
ISBN: 9786209279126

portada Ocena wydajności architektury 3D SRAM z wykorzystaniem wspólosiowych TSV (en Polaco)

Ocena wydajności architektury 3D SRAM z wykorzystaniem wspólosiowych TSV (en Polaco)

Formato

Libro Físico

Editorial

Wydawnictwo Nasza Wiedza

Autor

Prasath, R. Arun; Divya, S. L.

Idioma

Polaco

N° páginas

Encuadernación

Tapa Blanda

Dimensiones

22.9x15.2x0.4 cm

ISBN13

9786209279126

Ocena wydajności architektury 3D SRAM z wykorzystaniem wspólosiowych TSV (en Polaco)

Prasath, R. Arun; Divya, S. L. (Autor) · Wydawnictwo Nasza Wiedza · Tapa Blanda

Libro Nuevo Importado

Envío: 23 a 28 días háb.

$ 1,638.07$ 900.94

-45%

Costos de importación incluídos en el precio ✅

Libro Nuevo

Quedan 10 unidades

$ 900.94

¡Envío Gratis! Llega entre el 21 Sep y el 29 Sep a CUAUHTÉMOC, Ciudad de México. Seleccionar ubicación

Agregar a lista de deseos

Reseña del libro "Ocena wydajności architektury 3D SRAM z wykorzystaniem wspólosiowych TSV (en Polaco)"

Ukladanie w stosy urządzeń logicznych i pamięciowych w technologii 3D ma zasadnicze znaczenie dla utrzymania tempa rozwoju zgodnie z prawem Moore'a. W integracji 3D urządzenia pamięciowe mogą byc ukladane w stosy na procesorach. Architektura pamięci 3D oparta na TSV umożliwia ponowne wykorzystanie ukladów logicznych z wieloma warstwami pamięci. Konwencjonalna pamięc 3D charakteryzuje się niską prędkością, wysokim zużyciem energii i niską wydajnością z powodu dużego obciążenia pasożytniczego TSV i zmienności PVT między warstwami. Aby przezwyciężyc te ograniczenia, w niniejszym artykule przedstawiono fizyczny projekt architektury pól-master-slave (SMS) pamięci 3D SRAM, która zapewnia interfejs logiczny SRAM o stalym obciążeniu w różnych warstwach oraz wysoką tolerancję na zmiany PVT między warstwami. Schemat SMS jest polączony z samoczynnie taktowanym różnicowym TSV (STDT) wykorzystującym schemat śledzenia obciążenia TSV w celu uzyskania niewielkiego wahania napięcia TSV w celu stlumienia obciążenia mocy i prędkości komunikacji sygnalu międzywarstwowego TSV wynikającego z dużych obciążeń pasożytniczych TSV w projektach UMCP ze skalowalnymi warstwami i szerokim IO. Zapewnia to uniwersalną platformę pojemności pamięci.